一、硬件形貌语言
硬件形貌语言(HDL)是电子体系硬件行为形貌、结构形貌、数据流形貌的语言。利用这种语言，数字电路体系的筹划可以从顶层到底层（从抽象到具体）逐层形貌自己的筹划头脑，用一系列分层次的模块来表示极其复杂的数字体系。然后，利用电子筹划主动化（ EDA ）工具，逐层举行仿真验证，再把其中须要变为现实电路的模块组合，颠末主动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 主动结构布线工具，把网表转换为要实现的具体电路布线结构,VHDL 和 Verilog HDL 语言顺应了这种趋势的要求，先后成为 IEEE 标准。
2.选择哪种硬件形貌语言？
建议选择：Verilog HDL
原因：
- Verilog HDL 推出已经有 20 年了，拥有广泛的筹划群体，成熟的资源也比 VHDL 丰富，Verilog HDL将来发展趋势。
- 它非常容易把握，只要有 C 语言的编程根本，通过比力短的时间，颠末一些现实的操作，可以在 2 ～ 3 个月内把握这种筹划技能。
- 在中国许多集成电路筹划公司都采用Verilog，一样平常大型项目采用VHDL。
二、根本知识
1.逻辑值：
- 逻辑0:表示低电平,也就对应我们的电路GND
- 逻辑1:表示高电平,也就对应我们电路的VCC
- 逻辑X:表示未知,有可能是高电平，也有可能是低电平
- 逻辑Z:·表示高阻态,外部没有鼓励信号(输入信号)，是一个悬空状态(未接高低电平)
2.数字进制格式：
Verilog数字进制格式包罗二进制(b)、八进制(o)、十进制(d)和十六进制(h)。
一样平常常用的为二进制、十进制和十六进制。
二进制表示如下：4’b0101表示4位二进制数字0101
十进制表示如下：4’d2表示4位十进制数字2(二进制0010)
十六进制表示如下：4’ha表示4位十六进制数字a(二进制1010)
留意：如果未表明位宽和进制则:默认为32位宽的十进制数字(32’d)
常见写法：16’b1001_1010_1010_1001=16’h9AA9
3.标识符(变量名)：
标识符：用于界说模块名、端口名、信号名等(就是起个名字而已)。
标识符可以是恣意一组字母、数字、$和_(下划线)符号的组合
但标识符不允许以数字开头
标识符严酷区分大小写
不建议大小写混淆利用
平常内部信号建议全部小写
定名最好体现信号的寄义，简介、清晰、易懂(见名知意)
如: 1.故意义的标识符：sum
2.用下划线区分词：cpu_addr
3.采用一些前缀或后缀：时钟clk_50或sys_clk
免责声明：如果侵犯了您的权益，请联系站长，我们会及时删除侵权内容，谢谢合作！ |
