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(2)同步FIFO计划及仿真验证(下)

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李凯908 显示全部楼层 发表于 2022-1-16 02:02:43 |阅读模式 打印 上一主题 下一主题
四:TB计划
         1.思绪:端口数据范例说明 —> RTL module实例化 —> 产生时钟信号clk —> 初始化数据 —> 给写信号和写使能 —> 界说写信号的鼓励(task实现)—> 检测读出利用(task比力预期 值和实际读出值)—> 竣事
  1. <code>`timescale 1ns/10ps
  2. //声明端口数据类型
  3. module test#(
  4.     parameter      AW=3,
  5.     parameter      DW=8
  6. );
  7.     reg            clk;
  8.     reg            rstn;
  9.     reg            wr_en;
  10.     reg[DW-1:0]    wr_data;
  11.     reg            rd_en;
  12.     wire[DW-1:0]   rd_data;
  13.     wire           full;
  14.     wire           empty;
  15. //RTL module实例化
  16. sync_fifo    u_sync_fifo#(
  17.     .AW=3,
  18.     .DW=8
  19. )(
  20.     .clk(clk),
  21.     .rstn(rstn),
  22.     .wr_en(wr_en),
  23.     .wr_data(wr_data),
  24.     .rd_en(rd_en),
  25.     .rd_data(rd_data),
  26.     .full(full),
  27.     .empty(empty)
  28. );
  29. //产生时钟clk
  30. always #5 clk    = ~clk;
  31. reg[DW-1:0]      tempdata;
  32. //初始化数据
  33. initial begin
  34.     clk=0;
  35.     rstn=0;
  36.     wr_en=0;
  37.     rd_en=0;
  38.     @(posedge clk);
  39.     rstn=1;
  40.     push(10);
  41.     push(20);
  42.     po
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